up

Проектирование процессора

2 October 2020 - 31 January 2021 г.
The course has already started
30 days
До конца записи
  • 10 недели

    длительность курса

  • от 3 до 4 часов в неделю

    понадобится для освоения

  • 2 зачётных единицы

    для зачета в своем вузе

О курсе

Курс посвящен проектированию процессора, основного вычислительного ядра цифровых устройств. Процесс проектирования процессора рассмотрен от арифметических и логических основ до схемотехнической реализации на ПЛИС FPGA с отладкой и тестированием. Рассмотрены различные варианты построения узлов и устройств во взаимосвязи с характеристиками проектируемого процессора. Основные принципы и приемы проектирования инвариантны к технологической реализации.

Программа курса

Тема 1. Введение. Арифметические основы построения процессора. Способы представления чисел. Представление чисел с фиксированной и плавающей запятой: диапазон, точность. Прямой обратный и дополнительный коды. Выполнение операций сложения и вычитания в дополнительном коде. Системы счисления. Перевод чисел, представленных в 2k-х системах счисления

Тема 2. Логические основы построения процессора. Основные понятия алгебры логики. Функции алгебры логики (ФАЛ). Элементарные логические функции. Основные эквивалентности. Способы представления ФАЛ: таблица истинности, совершенные нормальные формы. Функционально-полные системы элементарных логических функций

Тема 3. Принципы Неймана, как теоретические основы построения процессора. Принципы Неймана построения. Структура классического процессора. Назначение и взаимосвязь ее основных устройств (УУ, ЗУ, АЛУ). Структура классического процессора: физическое и логическое адресное пространство. Символическое и машинное представление. Команды и данные.

Тема 4. Блок операций -АЛУ.  Арифметико-логическое устройство. Назначение. Особенности построения АЛУ для выполнения различных арифметических операций. Устройство управления: назначение, принципы построения. Структурная схема УУ с жесткой логикой.

Тема 5. Запоминающее устройство. Запоминающее устройство. Запоминающие устройства. Назначение, основные параметры, классификация. Иерархическая структура ЗУ современных ЭВМ.

Тема 6. Устройство управления. Устройство управления: назначение, принципы построения. Структурная схема УУ с жесткой логикой. Реализация датчика сигналов на счетчике с дешифратором и на сдвиговом регистре. Структурная схема микропрограммного УУ. Взаимодействие основных узлов и устройств при автоматическом выполнении команды.

Тема 7. Разработка системы команд процессора с заданными параметрами. Символическое и машинное представление команд. Форматы команд и режимы адресации Взаимосвязь формата команды с основными характеристиками процессора.

Тема 8. Разработка способов адресации операндов. Физическое и логическое адресное пространство. Понятие адресности и адресации. Режимы адресации. Формирование физического адреса в реальном режиме работы в различных режимах адресации

Тема 9. Проектирование функциональной схемы процессора. Структура классического процессора, Блок управления командами, Регистр команды, Счетчик команд. Буферные регистры и регистр исполнительного адреса. Распределитель импульсов цикла. Реализация команд перехода.

Тема 10. Основы схемотехнической реализации. Назначение и принципы работы основных логических элементов: дешифратор, триггер, регистр хранения, регистр сдвига, двоичный счетчик. Условно-графические обозначения элементов.

Тема 11. Схемотехническое проектирование основных устройств процессора. Арифметико-логическое устройство Блок управления командами. Основная оперативная память.

Тема 12 Реализация на ПЛИС. Особенности САПР Xlinx Foundation, ПЛИС Spartan Технология проектирования схемотехнической реализации в среде САПР. Реализация процессора на базе ПЛИС FPGA Spartan.

Тема 13. Отладка и тестирование.  Разработка тестовых процедур для автономной и комплексной отладки процессора. Функциональное моделирование. Определение временных параметров. Критический путь. Размещение на кристалле и временное моделирование.

Тема 14. Особенности организации работы современных процессоров. Организация виртуальной памяти. Формирования физического адреса при сегментно-страничной организация памяти. Конвейерная организация работы процессора. Ступени конвейера. Оценка производительности при конвейерной организации работы. Конфликты в конвейере. Аппаратные методы защиты информации. Назначение. Способы защиты. Метод граничных регистров. Метод ключей защиты памяти. Защита при управлении памятью. Защита по привилегиям.

Тема 15. Взаимодействие с памятью и периферийными устройствами. Система прерываний. Назначение. Функции аппаратной и программной частей системы прерываний. Обработка прерываний в Контроллер приоритетных прерываний. Таблица векторов прерываний.

Тема 16. Заключение. Перспективы развития.

Новиков Григорий Григорьевич


Должность: Доцент НИЯУ МИФИ Отделение интеллектуальных кибернетических систем офиса образовательных программ ИИКС, Заместитель начальника отдела Учебный отдел института интеллектуальных кибернетических систем / Институт интеллектуальных кибернетических систем

Ядыкин Игорь Михайлович


Должность: Доцент Отделения интеллектуальных кибернетических систем НИЯУ МИФИ

Похожие курсы